主要观点：

• 介绍用 VHDL 编写的基于线性反馈移位寄存器（LFSR）而非程序计数器的 FPGA CPU，包含 Forth 解释器，已在模拟和 FPGA 合成中运行。
• 提供 CPU 资源利用情况，资源占用少，速度较快。
• 详细说明指令集和系统设计，包括基于累加器、16 位指令等特点，以及特殊地址等细节。
• 给出状态机图创建方法及相关 PNG 文件。
• 讲述追踪方法及相关测量数据。
• 阐述灵感来源及与其他设计的比较，如与 PDP-8、PicoBlaze 的异同。
• 提及之前的相关帖子及未来的发展方向，包括改进文档、优化 CPU 等多个方面。
• 列出相关参考资料。

关键信息：

• 作者 Richard James Howe，0BSD 许可证，邮箱 mailto:howe.r.j.89@gmail.com，代码仓库 https://github.com/howerj/lfs...。
• 系统在 Spartan-6 上运行频率 137.489MHz，CPU 小，仅占 29 片。
• 指令集特点，如基于累加器、16 位指令等，特殊地址 0 有特定作用。
• 状态机图创建方式及相关图片。
• 追踪时需配置 tb.cfg 及相关命令，平均 2.4 时钟周期执行一条指令。
• 灵感来自 TMS 1000 等，与 PicoBlaze 比较在多方面有差异。
• 之前帖子地址及未来发展方向的多个思考点。
• 众多参考资料链接。

重要细节：

• 模拟运行时输出“eForth 3.3”，接受输入“words”。
• 合成 FPGA 需 Xilinx ISE 14.7。
• 指令集中各指令的功能及对程序计数器的影响。
• 输入输出为内存映射，负地址触发读写。
• 不同配置下的模拟和硬件运行情况及差异。
• 与 PicoBlaze 在架构、片使用等方面的具体对比数据。
• 未来发展方向的具体内容和可能的实现方式。